GPIO信號(hào)完整性測(cè)試,電源紋波測(cè)試,眼圖測(cè)試,下降時(shí)間測(cè)試SI信號(hào)測(cè)試


5. D, 這些晶體管的發(fā)射** E 或源** S 都接到地線(xiàn)上, 只要有一個(gè)晶體管飽和, 這個(gè)結(jié)點(diǎn)(線(xiàn))就被拉到地線(xiàn)電平上. 因?yàn)檫@些晶體管的基**注入電流(NPN)或柵**加上高電平(NMOS),晶體管就會(huì)飽和, 這些基**或柵**對(duì)這個(gè)結(jié)點(diǎn)(線(xiàn))的關(guān)系是或非 NOR 邏輯. 如果這個(gè)結(jié)點(diǎn)后面加一個(gè)反相器, 就是或 OR 邏輯. 其實(shí)可以簡(jiǎn)單的理解為:在所有引腳連在一起時(shí)，外接一上拉電阻，如果有一個(gè)引腳輸出為邏輯0，相當(dāng)于接地，與之并聯(lián)的回路“相當(dāng)于被一根導(dǎo)線(xiàn)短路”，外電路邏輯電平便為0，只有都為高電平時(shí)，與的結(jié)果才為邏輯1。


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